倍頻延遲鎖定迴路

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

102121759

專利證號

I 483554

專利獲證名稱

倍頻延遲鎖定迴路

專利所屬機關 (申請機關)

國立臺灣大學

獲證日期

2015/05/01

技術說明

傳統倍頻延遲鎖定迴路需持續透過除頻器或計數器來計算延遲鎖定迴路的時脈次數，產生多工器的切換訊號以切換多工器輸入，使得參考時脈正緣得以取代該週期的延遲鎖定迴路正緣訊號，藉此來消除時脈訊號的抖動累積量。本專利提出一個方法來關閉傳統倍頻延遲鎖定迴路中的除頻器，藉此大幅降低倍頻延遲鎖定迴路的功率消耗。首先倍頻延遲鎖定迴路像傳統鎖相迴路一樣鎖定頻率，其次倍頻延遲鎖定迴路再利用輸入訊號緩衝器的延遲線，取其前後級的時間間隔產生多工器輸入的切換訊號。當此切換訊號打開的時候，參考時脈正緣透過多工器替換該週期的延遲鎖定迴路時脈正緣。如此倍頻延遲鎖定迴路中的除頻器可以被關閉去降低功率消耗。 This patent proposes a novel method to turn off the divider of a Multiplying Delay-locked Loop (MDLL). It will lower the power consumption of a MDLL. First, this proposed MDLL works like a traditional phase-locked loop to lock the phase and the frequency. By using the reference clock and the delay lines, a control signal is generated to switch the input multiplexer. When this control signal is turned on, the edge of the voltage-controlled oscillator (VCO) in this MDLL is replaced by the reference clock. By this proposed method, the divider of the MDLL can be turned off to reduce the power consumption.

備註

本部(收文號1110044586)同意該校111年7月13日校研發字第1110052438號函申請終止維護專利(國立臺灣大學)

連絡單位 (專責單位/部門名稱)

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