取樣電路及主從正反器

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

103130449

專利證號

I 517584

專利獲證名稱

取樣電路及主從正反器

專利所屬機關 (申請機關)

國立交通大學

獲證日期

2016/01/11

技術說明

利用所發明的可控制取樣時間點之具時序錯誤容忍主從正反器來取代傳統主從正反器。透過邏輯電路的輸出訊號轉換偵測器判斷是否發生時序錯誤使運算時間超過CLK週期。在發生時序錯誤之時利用型態1的電路來提供延遲的輸出給下一級管線級，利用型態2的電路來維持上一週期的輸入直到本管線級運算結束。 利用所發明的可控制取樣時間點之具時序錯誤容忍主從正反器來取代傳統主從正反器。透過邏輯電路的輸出訊號轉換偵測器判斷是否發生時序錯誤使運算時間超過CLK週期。在會發生時序錯誤的連續多管線級之間利用型態1的電路來取代最後一級管線級(輸出級)的傳統主從正反器、利用型態2的電路來取代最先一級管線級(輸入級)的傳統主從正反器、利用型態3的電路來取代中間管線級之間的傳統主從正反器。在前一管線級發生時序錯誤之時利用型態3的電路來提供延遲的輸出給後一級管線級。在後一管線級發生時序錯誤之時利用型態3的電路來維持上一週期的輸入直到後一管線級運算結束。 A sampling circuit includes a first latch, a second latch and a signal transition detector. The first latch is disposed on an upstream side of a logic circuit. The second latch is disposed on a downstream side of the logic circuit. The first latch and the second latch respectively switch to opposite states of a lock state and a transmission state according to trigger signals generated by a reference clock and a control clock. The signal transition detector is configured for detecting whether the signal outputted by the logic circuit is error or not and outputting the corresponding control clock. The above-mentioned sampling circuit can delay switching the second latch to the lock state and switching the first latch to the transmission state to correct sampling when the timing error occurs.

備註

本會(收文號1110027136)回應該校111年5月12日陽明交大研產學字第1110015716號函申請終止維護專利(國立陽明交通大學)

連絡單位 (專責單位/部門名稱)

智慧財產權中心

連絡電話

03-5738251

網址