可程式化的低密度奇偶校驗編碼之解碼裝置及其解碼方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

099115865

專利證號

I 380598

專利獲證名稱

可程式化的低密度奇偶校驗編碼之解碼裝置及其解碼方法

專利所屬機關 (申請機關)

國立臺灣大學

獲證日期

2012/12/21

技術說明

對於低密度奇偶校驗解碼器的研究，除了現今文獻上，許多架構設計只能提供有限多模式(multi-mode)的解碼，而我們希望讓使用者自行定義校驗矩陣(parity check matrix)，並達到即時下載(real-time download)解碼校驗矩陣的功能，如此，面對未來具可適性通道 (channel-adaptive)的通訊系統，能提供即時動態調整編碼的空間，不僅可以調整不同的編碼長度(codeword length)和碼率(code rate)，更可以讓使用者任意決定解碼校驗矩陣內的0與1的位置。亦即提供可程式的硬體架構設計，讓系統或使用者更有彈性去選擇解碼矩陣，達到解碼之最大效能。 為了支援非特定半循環低密度奇偶校驗編碼(QC-LDPC)之校驗矩陣，我們提出了可程式(programmable)的硬體架構設計，並且提出三種設計技巧，包含分群式比較方式、可適性字長分配和高效率提早結束解碼機制。因此，為了驗證我所提出的設計概念，我們設計了一顆雛型晶片(prototyping chip)，可以讓使用者即時決定解碼器運作的校驗矩陣，並支援23種不同的碼率，以及不同的資料位元和解碼長度，可提供最大編碼長度為1536 bits。本作品利用TSMC 0.13um CMOS製程來實現硬體，並透過國家晶片系統中心(CIC)進行晶片下線。解碼器晶片面積只為4.94mm2，而量測最高操作頻率為125MHz，所消耗的平均功率為58mW。總而言之，本晶片具有下列各項特點：(1)即時可程式性、(2)增加晶片執行速度、(3)提升解碼效能、(4)減少解碼所需時間、(5)縮小整體晶片面積和(6)降低功率和能量消耗。 For the applications of next-generation channel-adaptive communication systems, a real-time programmable multi-rate LDPC decoder architecture is proposed with three newly developed design techniques: divided-group comparison (DGC), adaptive wordlength assignment (AWA), and efficient early termination scheme (EETS). The LDPC decoder hardware architecture can be programmed to support arbitrary QC-LDPC parity check matrices. In addition to selecting different information bits, codeword lengths, and variable code rates, the users can determine various locations of 1’s based on QC-LDPC properties. The prototyping LDPC decoder chip using TSMC 0.13um CMOS technology, which demonstrates up to 23 code rates with a maximum block size of 1536 bits, only occupies 4.94 mm2 die area, operates at 125 MHz, and dissipates 58 mW power at 1.2V supply.

備註

連絡單位 (專責單位/部門名稱)

產學合作總中心

連絡電話

33669945

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