用於積體電路佈局之繞線後階段冗餘介層洞插入之方法Method for post-routing redundant via insertion in integrated circuit layout

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

095139290

專利證號

I 323416

專利獲證名稱

用於積體電路佈局之繞線後階段冗餘介層洞插入之方法Method for post-routing redundant via insertion in integrated circuit layout

專利所屬機關 (申請機關)

國立清華大學

獲證日期

2010/04/11

技術說明

本技術主要提供一種用於積體電路後繞線佈局之冗餘接點插入之方法。該方法首先自一完成繞 線的佈局建構一衝突圖形，隨後找出該衝突圖形之一最大獨立集合，且最後對於該最大獨立集 合中之每一頂點用一雙接點來替代原單接點。此外，由於可將冗餘接點分類為在軌冗餘接點及 離軌冗餘接點，且在軌冗餘接點有較好的電學特性，故本技術亦涵蓋兩種方法來增大在軌冗餘 接點之數量。

備註

連絡單位 (專責單位/部門名稱)

智財技轉組

連絡電話

03-5715131-62219

網址