發明
中華民國
111124602
I 794123
負電壓電荷幫浦系統
國立中山大學
2023/02/21
本設計的創新構想是在負電壓的電荷幫浦階數控制上使用並聯式的高壓NMOS設計、新式的Bypass路徑,以及在震盪器的使用上設計低頻率的震盪器,來提升整體電路的Power Efficiency。 The novelty of this work is using parallel high voltage NMOS as the stage control circuit, new bypass path and the use of low frequency Voltage Control Oscillator to enhance the power efficiency of the circuit.
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