延遲線裝置與延遲訊號方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

100136549

專利證號

I 441454

專利獲證名稱

延遲線裝置與延遲訊號方法

專利所屬機關 (申請機關)

國立交通大學

獲證日期

2014/06/11

技術說明

Delay line的架構為利用第一個differential電路將輸入訊號的rising/falling edges都轉成pulses。然後利用pulses來驅動其後的單穩態延遲放大器(monostable delay amplifier)，接著，利用一個2倍的除頻器將頻率回復成和輸入訊號的頻率相同，最後，利用一個individual delay chain來達到增加精準度的目的 在單穩態延遲放大器中，我們利用一個計數器來計算總共經過了幾次的inner loop，使得延遲時間可以是每個loop時間的n倍，而且因為其後接有individual delay chain，因此delay的精準度也不會有所喪失，如此一來，可以利用一定數量的delay cells，來達到有彈性的delay時間的效果，也使得這個delay line可以適用於寬頻的傳輸。同時也因為differential電路將輸入訊號的rising/falling edges都轉成pulses，所以這個delay line最多可以delay半個輸入訊號的週期。 A all-digital delay line is composed of 4 parts, which include a differential circuit to create pulses on each edges of input signal, a pulse trigger monostable delay amplifier to delay the input signal for n-rounds of inner loop, a divide-by-2 frequency divider to decrease the frequency and an individual delay chain used to increase the resolution. After the differential circuit, it will generate pulses into next pulse trigger monostable delay amplifier, which can delay the signal for n-rounds inner loop. And because each delay cell can provide only a few picoseconds resolution, a counter is employed to count the rounds of inner loop to decrease implementation cost and maintain flexibility. After the delay amplifier, a divide-by-2 frequency-divider will recover the signal to the same frequency as input signal. Finally, the individual delay chain can increase the resolution of the all-digital delay line according to the control signal.

備註

本部(收文號1100065219)同意該校110年10月27日陽明交大研產學字第1100036963號函申請終止維護專利(陽明交大)

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