超高密度電阻式記憶體結構及其製作方法Resistive Memory Structure and Method for Fabricating the Same

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

13/452,544

專利證號

US 8,835,894 B2

專利獲證名稱

超高密度電阻式記憶體結構及其製作方法Resistive Memory Structure and Method for Fabricating the Same

專利所屬機關 (申請機關)

財團法人國家實驗研究院

獲證日期

2014/09/16

技術說明

本發明之主要目的在提供一種超高密度電阻式記憶體結構及其製作方法，其利用微影及蝕刻製程斷開相互連結之電極以形成二子電極，使位元線與字元線數量增加一倍，等同於記憶體密度增加4倍，如此可在90奈米製程下，製作出45奈米製程技術的記憶體容量，進而實現將記憶體密度再推進兩個世代，極具市場競爭優勢。 本發明之另一目的在提供一種超高密度電阻式記憶體結構及其製作方法，其可向上堆疊以增加記憶體容量。 為達上述之目的，本發明提供一種超高密度電阻式記憶體結構，包括複數個記憶體單元，每一記憶體單元包含一上電極、一下電極及一電阻記憶材料層。上電極包含二間隔之子上電極，下電極與上電極交錯設置，下電極包含二間隔之子下電極。電阻記憶材料層設於上電極與下電極之間，使其與二子上電極及二子下電極重疊處形成四個子記憶體單元。 此外，本發明提供一種超高密度電阻式記憶體結構之製作方法，包括下列步驟：提供一基板，並形成一介電層於基板上。可利用微影及蝕刻方式形成二間隔之第一下介電層於介電層上，再於介電層上形成二間隔之子下電極，且其分別位於二第一下介電層之側壁。形成一第二下介電層於介電層上，且位於二第二子下電極之間隔內；移除部分二子下電極及二第一下介電層以形成一第一開口，且第一開口位於第二下介電層之相對的二側邊，據以形成可獨立控制之二子下電極。形成一第三下介電層於第一開口內，以便於平整地形成一電阻記憶材料層，其形成於二第一下介電層、二子下電極、第二下介電層及第三下介電層上。形成二間隔之第一上介電層於電阻記憶材料層上，且二第一上介電層與二第一下介電層呈交錯位置，如十字形狀。再於電阻記憶材料層上形成二間隔之子上電極，且分別位於二第一上介電層之側壁。形成一第二上介電層於電阻記憶材料層上，且位於二第一上電極之間隔內；以及移除部分二子上電極及二第一上介電層以形成一第二開口，且第二開口位於第二上介電層之相對的二側邊，據以形成可獨立控制之二子上電極。最後再將形成一第三上介電層於第二開口內，以便於後續記憶單元之堆疊製作。於90奈米製程技術中，將原本的一下電極製作為二子下電極；同理，原本的一上電極製作為二子上電極，如此一來，即能以相同的最小記憶體面積來增加4倍記憶體容量之功效。 底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。 The primary objective of the present invention is to provide an ultra high density resistive memory structure and a method for fabricating the same, wherein a photolithography-etching process is used to divide an electrode into two sub-electrodes to double the quantities of bit lines and word lines, whereby is quadrupled the density of memory cells, and whereby the present invention can use the 90nm process to fabricate the memory structure having the same capacity as the memory structure fabricated in the 45nm process, and whereby the density of a memory leaps ahead by two generations.

備註

本部(收文號1080079312)同意該院108年12月11日國研授半導體企院字第1081301803號通報專利終止維護案。

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