具有打線結構之三維立體晶片堆疊封裝結構

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

099117357

專利證號

I 441312

專利獲證名稱

具有打線結構之三維立體晶片堆疊封裝結構

專利所屬機關 (申請機關)

國立清華大學

獲證日期

2014/06/11

技術說明

近年來隨著半導體產業與技術蓬勃發展，未達到半導體電子元件超高電訊接點輸出輸入之需求，並同時兼具輕薄短小之產品需求，電子封裝結構由最初之單晶片到多晶片，二維平面多晶片到目前朝向三維堆疊封裝方向發展，先進封裝結構逐漸發展出如晶圓級封裝(Wafer Level Package,WLP)、多晶片封裝(Multi-Chip Module,MCM)和系統級封裝(System In Package,SIP)。其中SIP為一廣泛性整合性電子封裝之總稱，包括二微平面多晶片到三維立體堆疊封裝接屬其定義範疇。而三維立體堆疊封裝更為近年來先進封裝發展之主要趨勢，諸多封裝結構已被大量發展，包含以矽導通孔(Through Silicon Via,TSV)堆疊、打線(Wire Bonding)堆疊以及引入中介層(Interposer)結構等技術，進一步搭配薄晶片以同時縮減堆疊封裝體於厚度方向之尺寸與重量，進而滿足先進封裝結構對於輕薄短小之需求。本發明提出一種新型三維立體晶片堆疊封裝結構，其中堆疊晶片結構以填入填孔導電材料之通孔結構達到電訊連接之目的。該封裝結構利用通孔上之電訊接點進行堆疊晶片之接合，並以打線接合技術將堆疊晶片結構之電訊接點與基板之電訊接點連接；打線結構則以封膠樹酯覆蓋以達到保護目的。此封裝結構亦可以其他電子封裝形式與另一基板進行電訊連接，以達到封裝體上板之目的。 This invention provides the three dimensional chip stacking electronic package, where stacking chip has via structure with conductive material to achieve electrical connection. The package applies electric pads to stack each stacking chips, and utilized wire bonding technology to achieve electrical connection between stacking chip and substrate, where the bonding structure is protected by molding compound. The package can be electrically connected with another substrate to achieve board-level package.

備註

連絡單位 (專責單位/部門名稱)

智財技轉組

連絡電話

03-5715131-62219

網址