具π型半導體導通層之半導體裝置及其製造方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

097143370

專利證號

I 392092

專利獲證名稱

具π型半導體導通層之半導體裝置及其製造方法

專利所屬機關 (申請機關)

國立中山大學

獲證日期

2013/04/01

技術說明

在元件尺寸持續萎縮的情況下，傳統的bulk MOS元件已經無法勝任了。不僅僅要面臨嚴重的漏電流問題，還需要克服短通道效應所帶來的影響。而極具潛力的SOI技術雖然可以舒緩上述問題，但任然無法完全克服。此外，PDSOI易要克服Floating-Body Effects(FBEs)。一些改良式的SOI被其出來來提升元件的Short-Channel Effects (SCEs)如[patent 1]和FBEs[patent 2]及[patent 3] 。3D FinFET雖可有效的降低SCEs，但是Self-Heating Effects (SHEs)依然存在。而[patent 2]和[patent 3]除了能有效的克服FBEs外，SHEs也無法有效的克服。如果使用ultra-thin SOI，大部分之元件微縮所面臨的問題皆可克服。但是，元件的可靠度和穩定度由於SHEs會有所下降。於是，一些含有S/D tie的電晶體陸續被發明，如[patent 4]和[patent 5]之電晶體擁有S/D tie。但是，其專利皆為以非自我對準之技術進行元件製作，也就是說至少會應用2個相同之光罩去定義矽本體和閘極，導致元件無法持續微縮及大量生產。故本專利大膽提出一種簡化的製程之S/D tie電晶體且應用自我對準之技術來達成。 The semiconductor device an π-shaped semiconductor conductive layer manufactured by the manufacturing method thereof utilizes two pathways of theπ-shaped semiconductor conductive layer connected to silicon layer of a silicon layer of a silicon –on –insulation (SOI) for dissipating heat, so as to improve the self-heating effect (SHE). Furthermore, the semiconductor device of the invention utilizes the self –aligned technique to form a self-aligned structure with a gate unit and the silicon layer, so that the process is simple, the production cost is reduced, the compacted ability, the yield, leakage current and ultra-short-channel, effects(SDEs) are improved, an stability and the reliability are therefore superior.

備註

本部(收文號1040083830)同意該校104年12月24日中產營字第1041400470號函申請終止維護專利

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