抑制柯肯達爾孔洞形成於銲料與銅銲墊之間的方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

100146221

專利證號

I 464031

專利獲證名稱

抑制柯肯達爾孔洞形成於銲料與銅銲墊之間的方法

專利所屬機關 (申請機關)

元智大學

獲證日期

2014/12/11

技術說明

電子零組件間的電路及機械連接，常以軟銲(soldering)方式，藉由形成銲點(solder joints)結構來進行。其中銅(Cu)是目前最普遍用於元件內之金屬導線。當Cu與銲料(solder)進行反應後，會產生Cu6Sn5與Cu3Sn兩個主要介金屬相。然而銲料與Cu的界面極易產生大量的Kirkendall’s voids，而嚴重損害銲點可靠度。本發明提出一種可抑制Kirkendall voids於銲點界面生成之方法，該方法係利用添加微量Pd (0.1 wt.% ~ 0.7 wt.%)於銲料合金中，接著將此含Pd的銲料合金與Cu基材進行液固接合反應，以形成Cu/Cu3Sn/(Cu,Pd)6Sn5/銲料(含Pd)之銲點結構，其中藉由0.1 wt.% ~ 0.7 wt.% Pd的添加以抑制銲點界面產生Kirkendall voids，進而達到強化銲點之目的。此一發明的好處是毋須大幅改變原有之銲料特性或銲接製程條件，即可明顯增進銲點之可靠度。 A method for inhibiting the formation of Kirkendall voids in solder joints is described as follows. A solder alloy doped with 0.1 ~ 0.7 weight percent (wt.%) of palladium (Pd) is provided. The solder alloy is disposed on a copper substrate (possibly treated with a surface finish). The solder alloy is joined with the copper (Cu) substrate, so as to form the solder joint with a Cu/Cu3Sn/(Cu,Pd)6Sn5/solder (Pd) joint configuration. The formation of Kirkendall voids at the joint interface is significantly inhibited accordingly.

備註

本部(發文號1090061362)同意貴校109年9月30日元智研字第1090001106號函申請終止維護專利。

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