一種使用衝突邏輯之加法器

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

095106718

專利證號

I 301587

專利獲證名稱

一種使用衝突邏輯之加法器

專利所屬機關 (申請機關)

國立中山大學

獲證日期

2008/10/01

技術說明

本發明係關於一種加法器，尤其是關於一種使用衝突邏輯（conflict logic）之數位加法器， 特徵為前述加法器至少具有一進位（carry out）電路，以及一和（sum）電路，用以接收至少 一第一運算位元、一第二運算位元、與一進位輸入（carry in）位元，分別產生一進位輸出 （carry out）位元與一和（sum）輸出位元。前述進位電路至少包括一第一強路徑（strong path）與一第一弱路徑（weak），兩者直接耦合，經過一第一反相器產生進位輸出。而前述和 電路至少包括一第二強路徑（strong path）與一第二弱路徑（weak path），前述第二強路徑 經過一由前述進位輸入訊號控制之電晶體與前述第二弱路徑耦合，再經過一第二反相器產生和 輸出。此一利用衝突邏輯與直接耦合之方式，可以減少所使用之電晶體數目，減少面積成本。 The invention is related to an adder design. Particularly, it is related to a digital adder using conflict logic.

備註

依據103年4月30日該校來函申請終止維護並經本部同意(收創文號1030031427)

連絡單位 (專責單位/部門名稱)

產學營運及推廣教育處

連絡電話

(07)525-2000#2651

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