一種鐵電層電極結構及製造方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

092101164

專利證號

202435

專利獲證名稱

一種鐵電層電極結構及製造方法

專利所屬機關 (申請機關)

國立交通大學

獲證日期

2004/09/16

技術說明

本發明係關於具有改良記憶保留時間(Retention Time)的鐵電記憶結構及其製造方法,其 結構為Pt/Bi3.35La0.85TiO3(BLT)/LaNiO3(LN0)/Ba0.7Sr0.3TiO3(BST)/Si(MFMIS)亦即金 屬/鐵 電薄膜/氧化物電極/絕緣層/Si基板結構可應用於鐵電記憶場效電晶體(FeMFET)。在此架 構下,5莫耳百分比氧化鎂摻雜的鈦酸鍶鋇(5mol%MgO doped BST)薄膜當作絕緣層,鎳 酸鑭(LN0)當作氧化物金屬電極,鈦酸鑭金必作為鐵電材料,此鐵電薄膜是使用有機金屬分 解法來製備,並用快速熱退火法在攝氏600度下處理3分鐘結晶而成,在此MFMIS結構中, 由於在低溫製程的鐵電薄膜(BLT)有高的殘留極化和飽和極化(Pr/Ps)比值、低漏電流密度 及較佳的MFM和MIS的電容匹配,首次有效提高MFMIS結構電容記憶保留時間大於 1000000秒以上。

備註

連絡單位 (專責單位/部門名稱)

智慧財產權中心

連絡電話

03-5738251

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