擾動自我測試電路

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

100104524

專利證號

I 426285

專利獲證名稱

擾動自我測試電路

專利所屬機關 (申請機關)

國立臺灣大學

獲證日期

2014/02/11

技術說明

全數位擾動容忍轉移函數自我測試技術於資料時脈回復電路應用, 其實現於90nm CMOS製程.使用本發明與專業測試儀器所獲得的擾動容忍轉移函數相關性佳. 針對資料時脈回覆電路之擾動容忍轉移函數做一個內建自我測試電路，此電路運用了隨機二進制序列及多模除頻器去產生帶有擾動的資料，而正弦抖動所需之三角積分調變器則由FPGA板所產生，無需使用額外昂貴的量測儀器。此自我校正電路所測得之擾動容忍轉移函數之方均根誤差為 <13%。 An all-digital on-die jitter tolerance measurement technique for clock/data recovery (CDR) circuits is presented. A 6Gbps CDR circuit with this proposed technique is realized in a 90nm CMOS process. The measured jitter tolerance by using the testing equipment and the proposed technique correlate within 13% in the frequency range of 178KHz ~11.3MHz.

備註

本部(收文號1100033534)同意該校110年6月9日校研發字第1100036312號函申請終止維護專利(台大)

連絡單位 (專責單位/部門名稱)

產學合作總中心

連絡電話

33669945

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