資料時脈回復電路與接收器CLOCK AND DATA RECOVERY CIRCUIT

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

12/536,448

專利證號

US 7,884,674 B2

專利獲證名稱

資料時脈回復電路與接收器CLOCK AND DATA RECOVERY CIRCUIT

專利所屬機關 (申請機關)

國立臺灣大學

獲證日期

2011/02/08

技術說明

整個系統架構，主要是利用預先累加器(pre-accumulator)和額外的路徑(up/dn path)到數位振盪器降低在處理降低相位偵測器的輸出頻率時而在積分路徑所產生的迴路延遲，在降低迴路延遲時，亦可增加damping factor及迴路頻寬，故可增進jitter tolerance的能力，且當有相同的相位邊限時，減少迴路延遲可使用較小的正比迴路增益(proportional path gain)，而由於此電路是使用一階數位迴路濾波器，當減少正比迴路增益時，可得到較小的時脈抖動(clock jitter)，此結果可由使用一階RC濾波器的類比資料時脈回覆電路得知，因為正比迴路增益相當於類比資料時脈回覆電路中壓控震盪器控制電壓的IR壓降，此壓降越大即代表控制電壓的抖動較大，故會產生較多的時脈抖動。要降低相位偵測器輸出的頻率，主要是因為DLF是以合成的方式實現，故無法操作在太高頻率，也因此在降低頻率後的代價是增加了積分路徑的延遲，為了達到降頻且減少延遲，使用了一個操作速度較快的預先累加器，並將預先累加器中的值先送到數位控制震盪器，之後在經過了一段時間後再將預先累加器的值存到合成的累加器中，同時將預先累加器的值歸零，由於up/dn path的增益和主要integral path的增益不同，因此在up/dn path上使用scaler，其主要是決定要將預先累加器的輸出捨棄掉最小的幾個位元，藉此來降低此路徑的增益，故定義scaling factor為要捨棄掉預先累加器最小的幾個位元。預先累加器的電路圖，主要是由兩的4位元同步計數器、兩個AND gate和一個D Flip-Flop所組成，使用同步計數器是因為相對於漣波計數器(ripple counter)其在up/dn path中所增加的延遲是最少的，僅一個T Flip-Flop的延遲。

備註

本部(收文號1090002409)同意該校109年1月7日校研發字第1090000702號函申請終止維護專利(臺大)

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