時序錯誤偵測與修正之裝置及其常態時序設計方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

105114296

專利證號

I 586107

專利獲證名稱

時序錯誤偵測與修正之裝置及其常態時序設計方法

專利所屬機關 (申請機關)

國立中正大學

獲證日期

2017/06/01

技術說明

在先進製程下，傳統設計為針對最差情況設計，以確保變異情況發生時，功能仍能正確執行並保證良率，但會造成效能低落；設計在常態下有較好的效能且能源消耗較低，但因無法確保變異情況發生時功能完全正確執行，而使良率下降，若要執行在常態頻率，需要使用特殊的設計，如能搭配抵抗變異的可變延遲設計 (variable latency design)，在常態環境下能操作在常態頻率，當變異偏移至較差的狀況時能將錯誤做修正，且因變異情況不常發生，相對於傳統將功能單元設計在最差情況，可以獲得相當大的效能提升。本發明為一借助轉態偵測(transition detection)及資料路徑複製之時序錯誤偵測及更正裝置，與其用於避免過分保守之常態設計方法。也就是僅針對常態進行資料路徑設計最佳化，並偵測不會在常態發生的極端時序錯誤並予以更正，以期達到整體效能、功耗之最佳化。 The present invention relates to a processing device for detecting timing error and value signals and a method for designing typical-case timing using the same, particularly to a device for detecting and correcting timing error and a method for designing typical-case timing using the same.

備註

連絡單位 (專責單位/部門名稱)

技術移轉授權中心

連絡電話

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