一種超大型積體電路中同步電路時刻偏移量排程與最佳化設計的方法METHOD OF DESIGNING A SYNCHRONOUS CIRCUIT OF VLSI FOR CLOCK SKEW SCHEDULING AND OPTIMIZATION

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

11/595,151

專利證號

US 7,562,324 B2

專利獲證名稱

一種超大型積體電路中同步電路時刻偏移量排程與最佳化設計的方法METHOD OF DESIGNING A SYNCHRONOUS CIRCUIT OF VLSI FOR CLOCK SKEW SCHEDULING AND OPTIMIZATION

專利所屬機關 (申請機關)

長庚大學

獲證日期

2009/07/14

技術說明

一種超大型積體電路中同步電路時刻偏移量排程與最佳化設計的方法，針對數位同步 超大型積體電路系統的時脈偏移作最佳化處理，並將時脈偏移最佳化的問題公式化為 二次方程式規劃問題，為了評估可靠性，使用ㄧ個二次方程式的成本函數去分析時脈 偏移的理想值和可行解間的誤差。在運算中使用幾種演算法去加快運算速度及降低複 雜度，最後以ISCAS’89電路作為測試電路，由模擬結果顯示，本發明提出的方法可 將電路中所有的時脈偏移盡可能達到目標值，當電路的時脈能提供電路一個正確的運 作時間，則電路的可靠性及效能將隨之增加。

備註

本部(收文號1060005197)同意該校106年1月17日長庚大字第1060010226號函申請終止維護專利

連絡單位 (專責單位/部門名稱)

技術移轉中心

連絡電話

03-2118800轉3201

網址