全數位時脈校正電路及其方法FULL-DIGITAL CLOCK CORRECTION CIRCUIT AND METHOD THEREOF

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

101102418

專利證號

I 448081

專利獲證名稱

全數位時脈校正電路及其方法FULL-DIGITAL CLOCK CORRECTION CIRCUIT AND METHOD THEREOF

專利所屬機關 (申請機關)

國立中正大學

獲證日期

2014/08/01

技術說明

在本發明中，我們開發針對應用於寬頻操作之全數位時脈責任週期校正與輸出相位對齊電路。在高速資料傳輸與資料擷取電路系統中，例如：雙倍率同步動態隨機存取(DDR SDRAM)與雙倍取樣類比至數位轉換器，會使用時脈訊號的正負緣來加速擷取資料，因而希望系統時脈的責任週期為百分之五十。但系統時脈訊號經過電晶體不平衡的充電與放電時間，和製程、溫度及電壓(PVT)飄移的改變，皆會使得時脈責任週期不為百分之五十，因而造成擷取資料發生錯誤。本發明提出使用全數位的控制方式，不但加快電路鎖定時間，並改善傳統使用電壓控制的架構會面臨之漏電問題。此外本發明提出創新的高解析度時脈責任週期校正方法，可提高校正時脈訊號責任週期的精細度，並能解決現有架構中，使用量化時脈週期成數位訊息，量化精細度不足的問題。以及解決在使用時間對數位轉換器量化後，使用一額外的半時脈週期延遲電路(HCDL)，來所產生輸出訊號，因而產生校正誤差問題，尤其是在先進半導體製程當中，由於晶片中製程飄移的關係，這種電路延遲不匹配的問題會更加明顯，本發明提出的架構也可解決這個問題。 A wide-range all-digital duty-cycle corrector with output clock phase alignment is presented. In high speed data transmission application, the positive edge and the negative edge of system clock are utilized for sampling the data. Thus, theses systems require an exact 50% duty-cycle system clock. Nevertheless, the system clock is affected by the unbalanced rise time and fall time of the clock buffers with PVT variations, which cause error at data latching when clock duty-cycle is not equal to 50%. In this invention, we presented the novel high resolution ADDCC, which can solve the existing duty-cycle correctors with the restricted resolution due to the time-to-digital converter. In addition, the proposed architecture does not require a half-cycle delay line to generate output clock signal. Therefore the delay mismatch problem in advanced CMOS process when there has on-chip variations (OCVs) with mirrored delay line can be avoided in the proposed architecture.

備註

連絡單位 (專責單位/部門名稱)

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