一種形成具有穩定臨限電壓之電晶體的方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

101106872

專利證號

I 487037

專利獲證名稱

一種形成具有穩定臨限電壓之電晶體的方法

專利所屬機關 (申請機關)

長庚大學

獲證日期

2015/06/01

技術說明

在目前半導體互補式金屬氧化層半導體的製程技術中，已發展至目前的32 奈米(nm)線寬(gate length)等級，故而其製程要求越來越嚴苛，更無法容忍所謂的製程不穩定以及缺陷等因素而影響產品的良率。在前述互補式金屬氧化層半導體製程技術中所謂的製程不穩定以及缺陷等因素包括了會產生臨限電壓不穩定性以及偶極效應等製程缺陷，故而為了能產生更有效率的現象，提供產業界掌握更佳的生產製程，且可運用於電晶體半導體元件的製造上，需要研發新式方法，藉以提高生產良率且能降低電晶體半導體元件的製造成本。本發明係一種形成具有穩定臨限電壓之電晶體的方法，在製程部分，首先提供正型矽半導體層，接著沉積成長第一氧化層，進行第一光罩與第一蝕刻製程，繼續進行沉積選擇性閘極氧化層，沉積選擇性閘極金屬層，進行第二光罩與第二蝕刻製程，接著進行離子植入法，再沉積第二氧化層，進行第三光罩與第三蝕刻製程，形成金屬層，最後進行第四光罩與第四蝕刻製程以形成本發明之具有穩定臨限電壓之電晶體的方法。 With conventional CMOS metal-oxide process, the gate length has scaled to 32nm region. The requirement for the process is become more and more serious and can not afford the yield impcat owing to the process instability and defect issue. The mentioned process instability and defect issue will lead to the threshold voltage instability and dipole effect. To become more efficient, provide more better process control, we develop a new method on semiconductor device fabrication to enhance the product yield and reduce the production cost of semiconductor device fabrication. The invention discloses a manufacturing method to raise the stability of threshold voltage of MOSFET. Also, the invention develops the manufacturing process of MOSFET with tunable interface dipole gate oxide and Fermi-level pinning free metal gate.

備註

本部(收文號1100015354)同意該校110年3月15日長庚大字第1100030225號函申請終止維護專利(長庚)

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