產生中心對稱之晶片佈局的擺置及繞線方法METHOD OF COMMON-CENTROID IC LAYOUT GENERATION

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

13/919,548

專利證號

US 8,751,995 B1

專利獲證名稱

產生中心對稱之晶片佈局的擺置及繞線方法METHOD OF COMMON-CENTROID IC LAYOUT GENERATION

專利所屬機關 (申請機關)

國立中正大學

獲證日期

2014/06/10

技術說明

在類比電路佈局設計中，電容元件間電容值比例的精確度，除了與佈局時單位電容擺放位置的匹配性有關外，更會因繞線時所產生的寄生效應，而破壞了電容值比例的精確度。然而，過去的研究大多著重以中心對稱（common-centroid）的單位電容擺放方式來改善電容間匹配性，卻完全忽略了繞線後所產生寄生效應。本作品進一步探討如何在中心對稱的擺放方式下，有效的降低繞線產生的寄生效應，並維持繞線後電容值比例的精確度。我們提出全新的「分散相連式(distributed connected style)」中心對稱電容擺放暨繞線之自動佈局流程及演算法，同時針對電容匹配性及繞線造成的寄生效應進行最佳化。實驗結果顯示，我們所提出的方法可有效的降低電容之佈局面積、繞線長度、繞線產生的寄生效應，並且使各電容元件在繞線之後依然能夠達到最佳的匹配程度，進而維持繞線後電容值比例的精確度。 In analog layout design, the accuracy of capacitance ratios correlates closely with both the matching properties among the ratioed capacitors and the induced parasitics due to interconnecting wires. To effectively minimize the routing-induced parasitics, a novel common-centroid placement style, distributed connected unit capacitors, is presented. Based on the placement style, the ratioed capacitor layout generation flow and algorithms are proposed to simultaneously optimize the matching properties of a common-centroid placement and minimize the induced parasitics. Experimental results show that the proposed approach can greatly reduce area, wirelength, and routing-induced parasitics, and guarantee the best matching quality after routing.

備註

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