時鐘樹結構及其合成方法CLOCK-TREE STRUCTURE AND METHOD FOR SYNTHESIZING THE SAME

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

13/160,847

專利證號

US 8,572,542 B2

專利獲證名稱

時鐘樹結構及其合成方法CLOCK-TREE STRUCTURE AND METHOD FOR SYNTHESIZING THE SAME

專利所屬機關 (申請機關)

國立臺灣大學

獲證日期

2013/10/29

技術說明

在高速晶片的同步系統中，擁有較小時鐘歪斜的時鐘樹可以有效改進時脈速度；隨著製程不斷進步，製程變異對時鐘樹的影響也越顯著，使得時鐘歪斜的最佳化越來越困難。過去文獻上，大多數時鐘樹合成相關技術須仰賴時程模型估算時鐘歪斜，而時程模型的精準度與複雜度就會主宰著時鐘樹合成技術的品質與效率。一般而言，較高精準度之模型能得到較小的時鐘歪斜，卻會使得合成時間非常長。更何況，常用的時程模型已越來越難滿足高速晶片對於精準度的需求，直接使用模擬技術來估算時鐘歪斜變得似乎無法避免；這也就造成了時鐘樹合成所需的執行時間可能長達數小時，嚴重影響晶片設計流程的收斂時間。 為克服精準度與效率之間的權衡問題，我們提出從結構上做最佳化的方式，即建立對稱結構之時鐘樹，以完成時鐘歪斜最佳化。所謂的對稱結構，是讓每一條從源點到同步元件的路徑都有相似的配置。因此，不用透過模擬，也不需參考時程模型，時鐘歪斜就能很自然地被降低。此外，對稱性也能提升對製程變異之容忍度，使變異對時鐘歪斜的影響降低，以提升製造之良率。 In high-performance synchronous chip design, a clock tree with small clock skew is essential for improving clocking speed. Moreover, as the process fast evolving, the clock skew optimization becomes harder under process variation. According to the existing literature, embedding simulation process into a clock-tree synthesis (CTS) becomes inevitable due to the insufficient accuracy of timing models. Consequently, the runtime for CTS becomes prohibitively huge as the complexity of chip designs grows rapidly. Therefore, we propose a new structure, called symmetrical structure, to overcome the difficulty. In this structure, the configurations of all paths from the clock source to sinks are similar. It is nature that the clock skew could be minimized without referring to simulation information or using timing model. In addition, since the clock tree is symmetrical, the process-variation effect can also be reduced naturally.

備註

連絡單位 (專責單位/部門名稱)

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