三維積體電路

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

100132705

專利證號

I 443803

專利獲證名稱

三維積體電路

專利所屬機關 (申請機關)

國立交通大學

獲證日期

2014/07/01

技術說明

三維積體電路在半導體的應用中，對於積體電路空間的有效運用扮演相當重要的角色，其中應用積體電路而製成的元件，會隨著積體電路空間的運用影響其元件之大小。而在發展三維積體電路的同時，對於是否準確地在三維空間上組合位於不同晶圓之積體電路，會影響到三維積體電路之功能及效用。 一般測量三維積體電路是否準確堆疊之技術，通常是在各晶圓堆疊之接觸面分別刻以具有一定電阻值之兩條路徑，並且利用穿孔技術將路徑上之量測接點導通至晶圓表面。當兩條路徑之量測接點測量出相同之電阻值時，則代表該三維積體電路準確堆疊。反之，當兩條路徑之量測接點測量之電阻值不同時，則代表該三維積體電路並未準確堆疊，各晶圓之間存在一位移誤差量。然而，習知的測量方法無法得知該位移誤差量及位移方向為何，亦無法針對該位移誤差量進行修正。 三維積體電路關鍵技術之晶圓接合技術中，藉由幾個簡單的架構，即可利用電性量測的方式將堆疊所產生的誤差量測出來; 在接合面處，上下晶圓設計幾個簡單的金屬線連結或添加幾個摻雜區，使其一旦發生了晶圓或晶片堆疊位移，其架構便會產生導通或是電阻值的改變，再由TSV對其架構量測，便可以得之其位移的方向以及位移量。 Technically, in the wafer bonding technology of 3D IC, we can obtain the displacement error by using electrical measurement; at the interface，we can design some metal line and doping region on both upper and lower wafer between the interface. Once stacking displacement error occurred，these structure will cause the change of resistance or short circuit; then ,we can know the direction and displacement of stacking error.

備註

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