全數位鎖相迴路及其操作方法

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

101142348

專利證號

I 524676

專利獲證名稱

全數位鎖相迴路及其操作方法

專利所屬機關 (申請機關)

國立臺灣大學

獲證日期

2016/03/01

技術說明

本技術提出一種新型全數位鎖相迴路，可將鎖定後的鎖相迴路其除頻器電源關閉的方法，達成鎖相迴路降低功率的好處。在此新型全數位鎖相迴路鎖定後，運用鎖定偵測器與相關數位電路，將除頻器電源關閉，此時鎖相迴路並同時運用參考時脈，來判斷鎖相迴路輸出時脈與參考時脈之間相位誤差的極性，雖然鎖相迴路輸出時脈之頻率比參考時脈高，但使用參考時脈控制數位濾波器，可以只考慮鎖相迴路輸出時脈與參考時脈之間相位誤差的極性，忽略其他的判斷。另外使得鎖相迴路即使在沒有除頻器也能正常工作，同時節省除頻器所需消耗的能量，使得鎖相迴路降低功率的好處。 A method to power down frequency divider after Bang-Bang PLL locked. After Bang-Bang PLL locked, power down the frequency divider, and also use PLL reference clock as Bang-Bang PD clock to sample the phase error between reference clock and Bang-Bang PLL output, as a result PLL can work normally even without dissipating frequency divider power.

備註

本會(收文號1110071255)同意該校111年11月17日校研發字第1110090084號函申請終止維護專利(國立臺灣大學)

連絡單位 (專責單位/部門名稱)

產學合作總中心

連絡電話

33669945

網址