全數位式快速鎖定脈波寬度鎖定迴路

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

099122069

專利證號

I 427931

專利獲證名稱

全數位式快速鎖定脈波寬度鎖定迴路

專利所屬機關 (申請機關)

國立雲林科技大學

獲證日期

2014/02/21

技術說明

本專利為一全數位式快速鎖定脈波寬度鎖定迴路，其係應用在寬頻域(500MHz-50MHz)操作之低功率系統晶片應用設計，適用於對於時脈訊號的脈波寬度愈來愈嚴苛的電路設計，例如高速動態電路、正負緣觸發的DDR (Double Data Rate) DRAM電路等等，本發明利用循環重覆使用延遲細胞元(delay cell)的概念，以改善傳統全數位脈波寬度鎖定迴路（An All Digital Pulsewidth Locked Loops），改善脈波寬度迴路需要冗長的延遲細胞元電路，和在低頻時需輸出寬脈波寬度時所使用冗長延遲元件，減少電路板上的使用面積，因此，本發明在硬體面積及鎖定時間上皆具有顯著的進步。 Because many of the high-speed applications, such as: high-speed dynamic circuits, positive and negative edge triggered DDR(Double Data Rate) DRAM circuit, etc., for the clock signal pulsewidth of more stringent. So when the clock signal makes the stability of pulsewidth is relatively important. Thus, this patent studies a new all-digital fast lock pulsewidth locked loop. In this patent, the specification is set for broadband domain (500MHz-50MHz) operation application of the of low-power system chip design. This patent presents the all-digital pulse-width locked loop circuit chip system is also under a 0.18μm 1.8V technology to verify the layout of the hardware area of 342μm × 327μm, operating frequency range of 500MHz-50MHz. power consumption in the frequency of 500MHz is about 7mW, locking the pulsewidth can be set to 20% - 80% duty cycle.

備註

本部(發文號1110016052)同意貴校111年3月21日雲科大研字第1110500753號函申請終止維護專利。

連絡單位 (專責單位/部門名稱)

智財管理組

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