估測超大型積體電路中訊號延遲之方法Method of estimating the signal delay in a VLSI circuit

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

11/733,030

專利證號

US 7,600,206 B2

專利獲證名稱

估測超大型積體電路中訊號延遲之方法Method of estimating the signal delay in a VLSI circuit

專利所屬機關 (申請機關)

長庚大學

獲證日期

2009/10/06

技術說明

本發明係一種估測超大型積體電路中計號延遲之方法，係將輸入檔案互連線路寄生參數 (Standard Parasitic File)、訊號轉換時間(In-Transition)、邏輯閘元件庫(Library)及電 路架構(Verilog)，依所指定之互連線路計算各節點之電壓動差，及分支線路上之電流動差， 其結果應用於建構原電路之簡化模型，而此簡化模型保持被動性及穩定性，且其輸入、輸出節 點之操作現象與原始統一致，進行訊號時域模擬並配合等效電容之計算分析出驅動邏輯閘延遲 時間(Cell Delay)、互連線路遲時間(Wire Delay)及輸出訊號轉換時間(Wire Transition)。

備註

本部(收文號1060005197)同意該校106年1月17日長庚大字第1060010226號函申請終止維護專利

連絡單位 (專責單位/部門名稱)

技術移轉中心

連絡電話

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