發明
中華民國
099111801
I 426711
具自時脈的類比數位轉換裝置及其方法
國立臺灣大學
2014/02/11
一種具自時脈的類比數位轉換裝置及其方法,透過自時脈開關產生控制訊號,以控制參考電壓的開關來避免在訊號穩定前放大錯誤的餘數電壓,進而節省放大時間,用以達成提高轉換效率及降低功率消耗之技術功效。 傳統高速兩步式類比數位轉換器的速度,受限於其餘數電壓放大時間所占的50%總轉換時間,嚴重受到比較器比較時間和開關電荷注入的擠壓,而使得放大時間遠遠少於50%。本發明將一半的取樣時間,獨立給比較器,同時於此時間,使用自時脈技術來讓開關電荷注入不影響餘數電壓放大。本發明可使閉迴路(close-loop)的餘數電壓放大達成高速,進而整體轉換器高效率、低功耗。 An analog-to-digital converter with self-timing and method thereof is disclosed. By generating a control signal for controlling switch of reference voltage, and avoiding amplifying a wrong residue voltage before the signal became stable for saving comparison time. The mechanism is help to improve the efficiency of conversion and to reduce power.
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