三維積體電路的靜電放電防護結構

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

099144817

專利證號

I 416706

專利獲證名稱

三維積體電路的靜電放電防護結構

專利所屬機關 (申請機關)

國立交通大學

獲證日期

2013/11/21

技術說明

在數種3D-IC結構之下，利用一摻雜來形成一個靜電放電的路徑，避免金屬線-閘極與P型(或N型)基底(或井區)之間的電位差距過大而引發閘極崩潰，用以保護元件閘極，而且不管是正電荷或是負電荷都能透過此路徑排出。早期的CMOS元件和主要的競爭對手BJT相比，很容易受到靜電放電（ElectroStatic Discharge, ESD）的破壞。而新一代的CMOS晶片多半在輸出入接腳（I/O pin）和電源及接地端具備ESD保護電路，以避免內部電路元件的閘極或是元件中的PN接面（PN-Junction）被ESD引起的大量電流燒毀。不過大多數晶片製造商仍然會特別警告使用者盡量使用防靜電的措施來避免超過ESD保護電路能處理的能量破壞半導體元件，例如安裝記憶體模組到個人電腦上時，通常會建議使用者配戴防靜電手環之類的設備。 In several 3D-IC schemes, we invent a doping design and interconnection style to implement an electro-static discharge path. In order to prevent the gate oxide breakdown due to the large electric field in the gate oxide. Our invention can discharge not only positive charge but also negative charge.

備註

本部(收文號1090020336)同意該校109年4月6日交大研產學字第1091002952號函申請終止維護專利(交大)

連絡單位 (專責單位/部門名稱)

智慧財產權中心

連絡電話

03-5738251

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