發明
美國
11/440,349
US7,398,499B2
搜尋積體電路設計中具有靜電放電威脅路徑之方法
長庚大學
2008/07/08
本發明係關於一種搜尋積體電路設計中具有靜電放電威脅路徑之方法,本發明係對一般積體電 路設計流程中,經由輸入的電網表列中,加以判斷接腳與接腳中間之路徑,是否有發生靜電放電 產生電流值高的靜電電流之可能性;經由本發明所提出之方法,可在電路設計初期即決定預防靜 電放電電路之設計考量而非在每一接腳上均加入此種電路,如此可降低電路計之時間及所需資 源。
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