運算模組、裝置及系統ARITHMETIC MODULE, DEVICE AND SYSTEM

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

13/611,146

專利證號

US 8,972,471 B2

專利獲證名稱

運算模組、裝置及系統ARITHMETIC MODULE, DEVICE AND SYSTEM

專利所屬機關 (申請機關)

國立交通大學

獲證日期

2015/03/03

技術說明

我們提出一適用於數位助聽器之低功率計算平台，該運算平台包括多個異質處理單元(multi-PEs)。 每個PE都配置一特殊且客置化之基於靜態浮點(SFP)算術的串接式資料路徑。模擬結果顯示，由F39、即ANSI S1.11 1/3-八音度之第39濾波器來檢視，所提出之16位元基於SFP算術之串接式資料路徑，其在SQNR表現，比傳統之Full-precision 16位元固定長度（fixed-width）運算資料路徑提升了大約54 dB。應用SFP算數運算單位(SFPUs)， 我們提出一16位元輕量級AMSA-SFPUs資料路徑，此資料路徑非常適合於線性FIR濾波器的運算。模擬結果顯示，與傳統Full-precision16位元固定長度（fixed-width）AMA運算資料路徑相比，在TSMC 65nm CMOS製程技術，於F39的濾波器運算中，所提之16位元輕量級AMSA-SFPUs資料路徑提升了3.3 dB SNR，節省了32.7%晶片面積，減少27.2%的功率損耗，並且提升了1.27倍的速度。利用串接式SFPUs資料路徑，我們也設計一異質多PE計算平台，該運算平台可執行數位高階助聽器所需的運算，包括適應性的反饋音取消、10毫秒-18頻帶之ANSI濾波器組、18頻帶之抗噪消除，以及3通道， 3段式線性WDRC。該異質多PE計算平台晶片（在TSMC 65nm CMOS製程技術下），工作在6.8 MHz可即時（real-time）處理取樣頻率為24KHz的聲音訊號，其功率損耗大約376 uW。 This proposal presents a low-power computing platform for digital hearing aids, which consists of multiple heterogeneous processing elements (multi-PEs). Each PE applies energy- and area-efficient composite datapath by using static floating-point (SFP) arithmetic. Applying SFP units (SFPUs), a 16-bit light-weight AMSA-SFPUs is customized for linear-phase FIR filter. The proposed 16-bit datapath enhances 3.3 dB SNR, saves 32.7% area and 27.2% power, and achieves 1.27 times speed improvement, comparing that with 16-bit, full-precision AMA-FUs on F39, implemented in TSMC 65 nm CMOS technology. The test chip of the heterogeneous multi-PE computing platform has also been implemented. The chip supports full hearing-aid DSP functions. The chip operates at 6.8 MHz for real-time processing of 24 KHz audio and consumes approximately 376 uW.

備註

連絡單位 (專責單位/部門名稱)

智慧財產權中心

連絡電話

03-5738251

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