可變延遲計算裝置「VARIABLE-LATENCY DEVICE TO REDUCE SENSE ERROR IN MULTI-LEVEL MULTI-BIT SENSING SCHEME」

專利類型

發明

專利國別 (專利申請國家)

美國

專利申請案號

17/152,919

專利證號

US 11,309,016 B1

專利獲證名稱

可變延遲計算裝置「VARIABLE-LATENCY DEVICE TO REDUCE SENSE ERROR IN MULTI-LEVEL MULTI-BIT SENSING SCHEME」

專利所屬機關 (申請機關)

國立中正大學

獲證日期

2022/04/19

技術說明

本發明欲針對一般性，較少極端狀況之記憶體感測，提出一個偵測並動態調整延遲的可變延遲感測技術，可變延遲感測技術的核心精神在於，不必限制一次可啟動的字元線、輸入訊號寬度、每個記憶單元內代表位元數等等，而是利用資料出現的機率特性，針對大部分感測值都落在感測閥值內的值，只有極少部分資料超過感測閥值範圍進行優化，偵測資料是否超過閥值，並在超過閥值時進行處理。因此可在低複雜度的同時增加精度，且於典型案例不會增加額外延遲。

備註

連絡單位 (專責單位/部門名稱)

技術移轉授權中心

連絡電話

05-2720411轉16001

網址