多晶片堆疊結構

專利類型

發明

專利國別 (專利申請國家)

中華民國

專利申請案號

099122477

專利證號

I 422009

專利獲證名稱

多晶片堆疊結構

專利所屬機關 (申請機關)

國立清華大學

獲證日期

2014/01/01

技術說明

當金屬氧化物半導體技術的尺寸縮小至奈米(nano-scale)時，功率密度(power density)變成尺寸繼續縮小的關鍵。當功率密度達到每平方厘米數百瓦時候，電源干擾(power noise)將是如何設計可靠積體電路(IC)的嚴苛挑戰。新電力網路新結構透過使用3D IC的穿透矽通道(through-silicon-via: TSV)技術幫助解決靜態和動態的電壓下降(voltage drop)。關於3D IC的電力網路新積體電路結構，透過可以提供較高的垂直聯繫密度(vertical interconnection density)，穿透矽通道(TSV)在3D IC提供一個解決辦法來降低全區域金屬連接線的長度。但是，一些設計問題使TSV不能大量的採用，例如IR壓降，散熱，每根封裝針腳的電流傳遞和各種的電壓域(voltage domain)。為了處理這些問題，電力網路的設計在3D IC中扮演起重要的角色。在這篇專利裡，我們提出一個堆積TSV(stacked-TSV)和分發網路(distributed network)的新綜合體系結構-STDN。我們的新綜合體系結構STDN提供三個角色︰(1)電力網路以提供更大的電流並且降低IR壓降，(2)散熱網路以降低溫度和(3)耦合電容網路以降低電源干擾。此外，它同時幫助減輕對封裝針腳的數量限制。對於單一電壓域(single power domain)和多重電壓域(multiple power domain)，根據測試電路，我們提出的STDN顯示良好的3D佈置(floorplan)、IR壓降、電源干擾、溫度、使用面積和信號連接的總長度。 Please see the attached file.

備註

連絡單位 (專責單位/部門名稱)

智財技轉組

連絡電話

03-5715131-62219

網址